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  1. 2013.03.21 RTL to Schematic, and then Layout (4)
2013. 3. 21. 21:03

 

필자의 경우 Digital Logic Design Eng’r였기 때문에 알고 있는 지식도 이에 준하는 경우였다. System / RTL / Simulation / Synthesis / Timing Analysis 정도.. 그러다가 우연찮게 이 회사에 와서 Mixed IC 설계의 Digital Part를 담당하게 되었다. 이런 이야기를 먼저 꺼낸 이유는 Digital Logic Design Eng’r라면 절대 하지 않았을 오늘 기술할 작업 내용 때문이다.

 

철저하게 Mixed-IC 개발 엔지니어 정도나 알아두면 좋을 Tip이다. 미리 언급하자면 좀 더 Smart한 방법이 있을 것이나 일정 상의 문제와 User Guide Web-Surfing을 통해서도 답을 찾지 못해 무식하게 처리한 부분도 있으니 이를 감안해주길. 그리고 최대한 초보자도 알 수 있게 기술하려고 한다. 하여 내용이 좀 길어질 것이다. 현업 1년차만 되더라도 이 글이 지루하게 느껴질 것이니 그래도 필요하다면 띄엄띄엄 읽으시길.

 

예전처럼 Analog Circuit Main이고 이를 단순 Control해주는 수준의 Digital Circuit 식의 IC라면 굳이 Logic 부분을 RTL 설계할 필요없이 Analog Design Flow와 같이 Schematic Editor에서 직접 회로를 구성하면 된다. 하나 세상이 어찌 그렇게 되나. Digital 전용 IC들은 몇 천만 Gate를 넘나드는 세상인데 Mixed-IC Analog 자체만으로는( High-End급이 아니라면) Customer Appeal할 수 없다. 하여 Analog Circuit Smart하게 Control해주는 Digital Circuit도 나름 Complexity를 가지게 되고 TAT( Turn-Around Time ; 개발 일정)을 감안하게 되면 RTL -> Synthesis -> STA -> Schematic -> Layout Flow로 진행하는 게 유리한 면이 존재하게 된다.

 

그런데 이 Flow를 쉽게 따라갈 수 있도록 DK( Design Kit)가 지원되고 있느냐? 아쉽게도, NO!. 현재 필자는 SK-Hynix Fab.을 이용한 Project를 진행 중인데, 이들이 제공하는 DK에는 간단하게 살펴보면 “CDL( Circuit Description Language) / GDS( Unit Cell Layout DB) / DB / LIB / Verilog Model( Simulation)” 정도가 있다. 사실 이것도 감지덕지긴 하지만… ^^; 어쨌든 이들로는 필자가 원하는 RTL >>> Schematic으로의 진행 과정은 그리 쉽지 않다.


각설하고, 이제 본격적으로 시작해보자.

 



[참고] Design Data Translator's Reference 첨부.

transref.pdf




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Posted by IT 탐정 IT 탐정

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  1. 2013.04.26 04:14  댓글주소  수정/삭제  댓글쓰기

    비밀댓글입니다

  2. Favicon of https://agingwell.tistory.com IT 탐정 IT 탐정 2013.05.03 18:08 신고  댓글주소  수정/삭제  댓글쓰기

    마지막에 -v option에 fab.에서 제공하는 "verilog model"을 추가해줘야 되더라. 그렇지 않으면 라이브러리 안 만들어짐.

  3. 놀자놀아 2014.03.11 11:05  댓글주소  수정/삭제  댓글쓰기

    정보 감사합니다. 큰 도움이 되었습니다. ..b

  4. 2014.04.25 15:12  댓글주소  수정/삭제  댓글쓰기

    비밀댓글입니다