Semiconductor 썸네일형 리스트형 Last Process @Astro 이 Post에서는 Antenna 작업, Filler Insertion과 같은 마무리 작업과 Verilog / GDS Stream-Out하는 방법에 대해 논해보겠다. 6. Finishing Process6-1. Antenna6-2. Filler6-3. Stream-Out 그럼 시작하겠다.( 사실 현 수준에서는 Antenna / Filler / GDS Conversion 작업은 못 한다. 추후 업뎃! 데헷!) [ 6-3 ] 작업 ; Post-Simulation을 위한 Verilog-Out과 Opus용 GDS( @Mixed Design)를 추출하는 작업. 우선적으로 Verilog-Out을 시도해보겠다.Verilog를 출력하는 2가지 방법이 있는데 하나는 Hierarchy가 무시된 하나의 Module 형식으로 .. 더보기 이전 1 2 3 4 ··· 12 다음
