Last Process @Astro

이 Post에서는 Antenna 작업, Filler Insertion과 같은 마무리 작업과 Verilog / GDS Stream-Out하는 방법에 대해 논해보겠다.

6. Finishing Process

6-1. Antenna

6-2. Filler

6-3. Stream-Out

그럼 시작하겠다.( 사실 현 수준에서는 Antenna / Filler / GDS Conversion 작업은 못 한다. 추후 업뎃! 데헷!)

[ 6-3 ] 작업 ; Post-Simulation을 위한 Verilog-Out과 Opus용 GDS( @Mixed Design)를 추출하는 작업.

우선적으로 Verilog-Out을 시도해보겠다.

Verilog를 출력하는 2가지 방법이 있는데 하나는 Hierarchy가 무시된 하나의 Module 형식으로 출력하는 방법( "Output" 메뉴의 "Verilog Out"을 선택)이고 다른 하나는 기존 RTL 설계자의 의도대로 Hierarchy를 무시하지 않고 Verilog를 출력하는 방법이다. 본인은 후자의 방법을 선택하겠다. 뭐, 여러분들이라고 다르겠냐만은!

"Cell" 메뉴의 "Hierarchical Verilog Out"을 선택. 붉은 점선처럼 Top-Module Name과 원하는 File Name을 적고 실행하면 된다.

그리고 잘 만들어졌는지 확인하면 끝! ^^;;

이로써 기본적인 P&R Flow에 대해 기술을 마친다.

다만, 필자의 경우 F/E Eng'r이고 프로젝트 진행 과정 중에 본의 아니게(?) Auto P&R까지 하게 되어 전문성이 매우 마니 떨어진다.

잘못된 부분에 대해서는 댓글로 지적 부탁드리고, 궁금증이 있어도 같이 논의하며 풀어갔으면 싶다.

RTL Designer로서, F/E Eng'r로서 프로젝트를 수행했을 때보다 좀 더 큰 틀에서 IC Design을 살펴볼 수 있다는 점에서 나름 유용한 작업이지 않았나 싶다. ^^

Danke schön